Asynchronous Counter

Modul 3 Percobaan 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Video Simulasi

4. Prinsip Kerja Rangkaian

5. Link Download

1. Kondisi [Kembali]

Percobaan 1 Kondisi 6

Buatlah rangkaian seperti gambar percobaan 1 dengan menggunakan RS flip flop dan output seven segment

2. Gambar Rangkaian Simulasi [Kembali]

Kondisi 1

Kondisi 2

Kondisi 3

3. Video Simulasi [Kembali]

4. Prinsip Kerja Rangkain [Kembali]

Asynchronous Counter

Pada percobaan 1 kondisi 6 ini merupakan jenis counter Asyncronous. Komponen yang digunakan adalah IC 74LS112 (JK Flip-Flop) sebanyak 4 buah, 2 switch SPDT, sumber dan ground untuk switchnya, dan IC decoder yakni IC 74LS47. Pada rangkaian ini tidak dihubungkan kaki J dan K nya karena yang diminta adalah RS Flip Flop. Untuk outputnya akan dibaca oleh 7-segment.

Counter yang digunakan adalah jenis counter asinkronus. Merupakan counter dengan inputan flip flop pertama langsung dari clock nya lalu untuk inputan clock yang kedua berasa dari output flip flop pertama dan seterusnya. Artinya bahwa pada counter ini output masing-masing flip flop nya akan bergulingan secara berurutan langkah demi langkah. Hanya flip flop paling ujung saja yang dikendalikan oleh clock, untuk flip flop lainnya inputan diambil dari masing masing output clock sebelumnya.

Kondisi 1

Switch SPDT terhubung pada power, sehingga keluarannya 1, terlihat bahwa IC 74LS112 pada kaki RS-nya bersifat aktif LOW ditandai dengan adanya lingkaran pada masukan kaki R dan S pada tiap tiap flip flop. Namun input switch berlogika 1 yakni input high maka kaki R dan S nya tidak aktif sehingga tidak berpengaruh ke output. Sehingga output pada setiap flip flop ini akan berasal dari inputan clock nya. Pada percobaan 1 ini merupakan counter asinkronus, ditandai dengan input clock pada flip-flopnya berasal dari keluaran output flip-flop sebelumnya. Pada counter ini keluarannya terlambat atau terdapat delay atau berubah saat kondisi fall time. Sehingga output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”). Kaki MSB (output flip-flop terakhir dihubungkan ke kaki D pada decoder) dan kaki LSB (output flip-flop pertama dihubungkan ke kaki A pada decoder). Lalu, pada 7-segment bisa dilihat bahwa untuk keluarannya berurutan dari 0 ke 1, yang berarti counter up (menghitung ke atas).

Ic decoder digunakan untuk menerjemahkan output dari tiap tiap flip flop agar dapat dibaca oleh seven segment. 

Pada rangkaian ini MSB nya dari kaki D dan LSB nya dari kaki A. Sehingga terlihat hasil dari inputan dari MSB ke LSB yaitu 0100= 4 sehingga pada seven segmen keluar angka 4. Selanjutnya bergantian menjadi 5,6,7,8 yang menandakan bahwa counter ini merupakan counter up (menghitung ke atas).  Hal ini disebabkan oleh tiap kaki outputnya itu berasal dari kaki Q pada rangkaian flipflop. Namun jika kaki output Q' pada flip flop sebelumnya dihubungkan dengan flip flop selanjutnya maka jenis counter ini adalah counter down karena angka yang dihasilkan 7-segment akan berurutan berubah dari bilangan tertinggi ke terendah.

Kondisi 2 

Saat switch 1 dihubungkan ke ground maka tidak akan ditampilkan bilangan apapun pada 7-segment. Karena tidak ada arus yang mengalir ke rangkaian. 

Kondisi 3

Ketika switch 2 yang dihubungkan ke ground, sedangkan switch 1 kembali dihubungkan pada vcc. Maka bilangan yang ditampilkan pada 7-segment adalah bilangan 0. Karena kaki reset menjadi aktif dan kaki set tidak aktif. Kondisi ini menyatakan bahwa output dipengaruhi oleh kaki RS bukan clock lagi sehingga toogle,  melainkan dihasilkan Q=0 dan Q'=1. Dimana kaki Reset aktif berlogika 0 akan menghasilkan output Q'=1. Rangkaian ini dirangkai untuk menentukan counter UP. Sehingga yang berpengaruh terhadap output pada 7-segmen adalah adalah keluaran Q. Dimana pada kondisi ini Q=0 untuk setiap hasil flip-flopnya. 

5. Link Download [Kembali]

HTML di sini

Rangkaian di sini

Video di sini

Datasheet 74LS112 di sini

Datasheet 74LS47 di sini

Datasheet LogicProbe di sini

Datasheet SW-SPDT di sini

Datasheet 7-segment di sini

LA Modul 2 J-K Flip Flop dan D-Flip Flop

Modul 2 Percobaan 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal  [Kembali]

2. Alat dan Bahan [Kembali]

Alat dan Bahan Modul De Lorenzo

Module D'Lorenzo

Jumper

    1. Panel DL 2203C. 

    2. Panel DL 2203D. 

    3. Panel DL 2203S. 

    4. Jumper.

Alat dan Bahan Simulasi Proteus

1. IC 74LS112

2. IC 7474 

3. Power DC

4. Switch (SW-SPDT)

5. Logicprobe atau LED

3. Rangkaian Simulasi [Kembali]

  Proteus 

Rangkaian pada modul

Percobaan JK Flip Flop

Kondisi 1

Kondisi 2

Kondisi 3

Kondisi 4

Percobaan D Flip Flop

Kondisi 1

Kondisi 2

Kondisi 3

Rangkaian De Lorenzo

4. Prinsip Kerja Rangkaian [Kembali]

Berdasarkan percobaan praktikum dengan De Lorenzo

Gambar rangkaian di atas merupakan gambar rangkaian J-K Flip Flop dan D Flip Flop dengan ketentuan kondisi awal B0=1, B1=1, B2=0, B3=1, B4=0, B5=0, B6=1. 

Flip flop merupakan rangkaian elektronika yang memiliki dua kondisi stabil dan dapat digunakan untuk menyimpan informasi. 

J-K Flip Flop

J-K Flip-flop merupakan flipflop yang tidak memiliki kondisi terlarang atau yanng berarti diberi berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluaran atau outputnya.Rangkaian sebelah kanan pada gambar merupakan rangkaian J-K Flip Flop. 

Pada bagian JK flip-flop, arus mengalir dari vcc ke setiap switch SPDT yaitu B1,B2,B4,dan B0. 

Pada J-K Flip Flop digunakan IC 74LS112 dan IC 7474 yang terdiri dari 5 pin inputan  yaitu pin J, K, Set , Reset dan Clock. Setiap pin dihubungkan dengan switch jenis SW-SPDT. Kaki R (reset) dihubungkan ke B0, kaki S (set) dihubungkan  ke B1, kaki J dihubungkan ke B2 , kaki K dihubungkan ke B4, dan CLK dihubungkan ke B3. Setelah diperhatikan bentuk dari IC 74LS112, dapat diketahui kondisi clock pada rangkaian ini adalah aktif low, yang mana setiap kaki/input pada rangkaian akan aktif akan aktif jika inputannya berlogika 0. Pada rangkaian J-K Flip Flop outputnya akan dipengaruhi oleh inputan Set , Reset, J dan K dimana setelah menentukan sifat rangkaian aktif low atau high lalu kita harus meninjau atau memperhatikan kondisi Set dan Reset terlebih dahulu. jika Inputan Set aktif yakni berlogika 0 maka akan menjadikan  output Q menyala (merah/LED) berlogika 1 dan Q' berlogika 0 karena Q' didapat dari kebalikan output Q. Saat input Reset aktif akan membuat Inputan Q menjadi 0 dan Q' menjadi 1. Namun ketika Set dan Reset aktif bersamaan maka output Q dan Q' akan berlogika 1.Ketika Kondsi Set dan Reset tidak Aktif bersamaan maka yang akan mempengarui Input selanjutnya ditinjau dari kaki J, K. 

Pada percobaan baik menggunakan De Lorenzo maupun simulasi proteus dengan melakukan 7 variasi kondisi, didapat hasil sebagai berikut :

* K=don't care, Clk=dont'care, J=don't care, S=1, R=0, maka output  Q=0 dan Q'=1.

* K=don't care, Clk=dont'care, J=don't care, S=0, R=1, maka output  Q=1 dan Q'=0.

* K=don't care, Clk=dont'care, J=don't care, S=0, R=0, maka output  Q=1 dan Q'=1.

* K=0, Clk=clock, J=0, S=1, R=1, maka output  Q=1 dan Q'=1.

* K=1, Clk=clock, J=0, S=1, R=1, maka output  Q=0 dan Q'=1.

* K=0, Clk=clock, J=1, S=1, R=1, maka output  Q=1 dan Q'=0.

* K=1, Clk=clock, J=1, S=1, R=1, maka output  Q=0 dan Q'=1.

Pada variasi kondisi 1, 2, dan 3 yang diperhatikan adalah kaki S dan R untuk pengaruh output. Pada ketiga percobaan ini kaki S dan R nya aktif, sehingga tidak perlu ditinjau dari kaki J dan K. Artinya bahwa kaki J dan K tidak berpengaruh pada hasil output di ketiga kondisi ini. Pada kondisi 1 kaki yang aktif adalah kaki Reset sehingga akan dihasilkan output berkebalikan dari inputnya yakni Q'=1, sedangkan output pada Q=0 karena Q merupakan kebalikan dari output kaki yang aktif. Pada variasi kondisi 2 kaki Set aktif, sehingga output Q=1 dan Q'=0. Pada variasi kondisi 3 kedua kaki Set dan Reset aktif sehingga output yang dihasilkan berlogika sama yakni Q=Q'=1

Pada variasi kondisi 4, 5, 6, 7 kaki R dan S nya tidak aktif. Sehingga output akan dipengaruhi oleh kaki J dan K. Pada variasi kondisi 4 kaki K dan J berinput 0, sehingga outputnya sama berlogika Q=Q'=1 jika disimulasikan pada proteus tidak berubah dari kondisi sebelumnya. Namun hasil pada jurnal dengan De Lorenzo di dapat output Q=0 dan Q'=1. Hal ini bisa disebabkan karna perbedaan alat yang digunakan. Saat menggunakan De Lorenzo yakni manual dalam menyetel input R dan Snya berlogika 0 bersamaan, maka salah satu bisa jadi terpencet dahulu, inilah yang menyebabkan perbedaan output pada percobaan De Lorenzo dan simulasi proteus. Pada variasi kondisi 5 kaki J berinput 0, maka dari itu output Q=0 dan didapat kebalikannya Q'=1. Hal ini sesuai dengan tabel kebenaran. Yakni kaki J akan aktif jika menghasilkan output 0 otomatis inputnya pasti 1 dan kaki K akan aktif jika menghasilkan output 0 sehingga inputnya pasti 0. Pada variasi 6 kaki J berinput 0 dan kaki K berinput satu sehingga Q=0 dan Q'=1. Pada variasi kondisi 7 kaki J dan K berlogika 1 sehingga outputnya berlawanan dari kondisi sebelumnya (kondisi 6). 

D-Flip Flop

D-Flip Flop

Rangkaian D Flip Flop terletak pada bagian sebelah kiri. D Flip-flop merupakan salah satu jenis flip-flop yang dibangun dengan menggunakan flip-flop R-S. Perbedaannya pada D Flip-flop inputan R terlebih dahulu diberi gerbang NOT. Pada bagian D flip-flop, arus mengalir dari power ke B1 dan ke kaki Set. Arus mengalir ke B0 dan ke kaki Reset. Pada kaki D dihubungkan dengan B5 dan CLK dihubungkan ke B6. Pada Rangkaian ini inputan Set besifat aktif low yang berarti akan aktif ketika diberi Inputan 0 atau kita hubungkan ke ground. jika kaki Set aktif maka mengakibatkan nilai dari outputnya akan dipengaruhi oleh Set yakni output Q bernilai 1 dan Q' bernilai 0 dan jika pada percobaan nilai dari Reset juga bersifat aktif low jika berlogika nol maka Q'=0 dan Q=1. Namun saat Set dan Reset off atau dihubungkan ke Vcc maka nilai dari output Q akan dipengaruhi oleh masukan D dan  Clock. Yang mana inputan D di pengaruhi oleh nilai clock yang aktif. Inputan Pin Clock bersifat aktif high dimana akan aktif jika berlogika 1 atau saat kita mengubah switch dari 0 ke 1 sehingga onput D juga akan aktif. 

Pada percobaan baik menggunakan De Lorenzo maupun simulasi proteus dengan melakukan 7 variasi kondisi, didapat hasil sebagai berikut :

* S=OFF R=ON D=clk=don't maka sehingga output Q = 0 dan Q= 1

* S=ON R=OFF D=clk=dont care sehingga output Q = 1 dan Q= 0

* S=ON R=ON, D=clk=don't care sehingga output Q = 1 dan Q= 1

* S=OFF R=OFF, D=0 dan clock=ON sehingga output Q = 0 dan Q= 1

* S=OFF R=OFF, D=1 dan clock=ON sehingga Q = 0 dan Q= 1

* S=OFF R=OFF, D=don't care dan clock=0 sehingga Q = 0 dan Q= 1

* S=OFF R=OFF, D=- care dan clock=- ini merupakan kondisi terlarang

Dimana :

 S dan R ON berarti inputannya dihubungkan ke Ground 

 S dan R OFF berarti inputannya dihubungkan ke VCC (power) 

Kondisi variasi 1, 2, dan 3 sama prinsip kerjanya dengan J-K Flip Flop sebelumnya. Kondisi variasi 4 dan 5 saat kaki R dan S tidak aktif, sehingga ditinjau dari kondisi kaki D. Saat D berinput 0 maka output menjadi Q=0 dan Q=1 karena pada prinsipnya rangkaian ini clknya aktif high kaki D aktif jika inputnya bernilai 1. Pada kondisi variasi 6 kaki D=don't care maka sesuai dengan tabel kebenaran akan dihasilkan output Q=0 dan Q'1 karena outputnya akan tetap sama mengikuti output kondisi sebelumnya (kondisi 5). Sedangkan pada variasi 7 kaki R dan OFF serta kaki D tidak dihubungkan. Sehingga akan dihasilkan output terlarang. 

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

Percobaan menggunakan rangkaian simulasi proteus

1. Analisa apa yang terjadi saat input B3 dan B2 dihubungkan ke clock dan K berlogika 1. Gambarkan timing diagramnya !

Jawab :

Kondisi 1

B3=B2=clock, B4=1 dengan B1=B0=1. Terlihat outputnya Q=0 dan Q'=1. 

CLK pada rangkaian bersifat low active. Sehingga rangkaian akan aktif jika inputnya berlogika 0. Pada kondisi ini kaki R dan S tidak aktif karena berlogika 1. Jika ditinjau dari kaki JK, kaki K aktif berlogika 1 sesuai dengan tabel kebenaran yakni menghasilkan output Q'=1. Sedangkan kaki J dan ClK bersifat clock atau toggle. Secara bersamaan J dan Clk berubah dari 0 ke 1ataupun sebaliknya dalam waktu yang singkat. Saat kaki J berlogika 1 maka CLK juga berlogika 1. Saat Clk berlogika 0 maka J juga berlogika 0. Sehingga output Q= 0. Karena kaki K aktif menghasilkan output 1 sehingga Q' kebalikan dari Q yaitu berlogika 0.

Pada rangkaian J-K menggunakan IC 74LS112 saat kaki R dan S tidak aktif maka output yang dihasilkan akan berlawanan walaupun kaki J dan K berinput sama. Karena saat input J=0 dan K=0 maka kondisi selanjutnya tidak berubah. Saat J=1 dan K=1 ini adalah keadaan yang berlawanan dengan operasi toggle (pada tugas pendahuluan sebelumnya). Dapat dikatakan bahwa input clock pada kaki J dan Clk tidak berpengaruh terhadap output. 

Kondisi 2

Jika B2=B3=Clock, B1=0, B0=1. Walaupun B4 diubah inputnya 1 ataupun 0 maka outputnya menjadi Q=1 dan Q'=0. Karena kaki s nya aktif. 

Kondisi 3

Jika B2=B3=clock, B1= 1, B0=0. Hal yang sama juga terjadi yakni B4 tidak mempengaruhi output. Karena kaki R aktif maka output output Q=0 dan Q'=1.

Kondisi 4

Jika B2=B3=clock, B1=0, B0=0. Output Q=1 dan Q'=1. Karena kedua kaki R dan Snya aktif. Walaupun input pada K diubah dari 0 ke 1 ataupun sebaliknya. Ini tidak akan mempengaruhi outputnya. 

Timing Diagram :

2. Analisa apa yang terjadi saat B5 dan B6 dihubungkan ke clock. Gambarkan timing diagramnya

Jawab :

Kondisi 1

B5=B6=clock, B1=1, B0=1, Maka akan terlihat output pada D Flip Flop Q=1 dan Q'=0. 

Clk pada rangkaian ini bersifat active low. Rangkaian akan aktif saat diberi input 0. Pafa tugas pendahuluan 2, saat kaki R dan S tidak aktif output Q=0 dan Q'=1. Namun saat kaki D dan clknya dihubungkan dengan clock, maka output pada percobaan ini menjadi Q=1 dan Q'=0. Terlihat bahwa rangkaian aktif akibat adanya clock yang diberikan pada kaki D dan clk.

• Ketika clock pada B5 tidak ada (B5 tidak terhubung) maka rangkaian hanya mendapat input dari B6. Output yang dihasilkan saat awal disimulasikan adalah Q=0 dan Q'=1. Itu hanya berlangsung beberapa saat. Selanjutnya akan berubah menjadi Q=1 dan Q'=0 yakni rangkaian aktif.
• Ketika clock pada B6 yang tidak dihubungkan maka rangkaian hanya mendapat input dari clock B5. Outputnya menjadi Q=0 dan Q'=1 yakni rangkaian tidak aktif.

Kesimpulan : 

• Input clock pada clk sangat berpengaruh terhadap output D flip flop saat kaki R dan Snya tidak aktif. 
• Terhubung atau tidaknya clock pada kaki D tidak akan mempengaruhi output. Asalkan input pada Clknya terhubung.

Kondisi 2

B5=B6= clock, B1=0, B0=1. Outputnya yang dihasilkan Q=1 dan Q'=0. Saat kaki Snya aktif maka outputnya akan sama dengan output kondisi sebelumnya. 

Kondisi 3

B5=B6=clock , B1=1, B0=0 output yang dihasilkan Q=0 dan Q'=1. Pada kondisi ini kaki Rnya aktif. Setelah kita ubah lagi B1=tetap 1 dan B0=1 maka hasilnya menjadi  Q=1 dan Q'=0 karena kaki R sudah tidak aktif lagi. 

Timing Diagram :

7. Link Download [Kembali]

a. HTML klik 

b. Rangkaian klik

c. Video klik

d. Datasheet 74LS112 klik

e. Datasheet 7474 klik

f. Datasheet Logicprobe klik 

g.Datasheet SW-SPDT

LA Percobaan 2 Modul 2 T Flip Flop

Modul 2 Percobaan 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal  [Kembali]

2. Alat dan Bahan [Kembali]

Alat dan Bahan Modul De Lorenzo

Module D'Lorenzo

Jumper

    1. Panel DL 2203C. 

    2. Panel DL 2203D. 

    3. Panel DL 2203S. 

    4. Jumper.

Alat dan Bahan Proteus

1. IC 74LS112

2. Power DC

3. Switch (SW-SPDT)

4. Logicprobe 

3. Rangkaian Simulasi [Kembali]

 Proteus                

Rangkaian pada modul percobaan 

Kondisi analisa B2 dan input J dan K dihubungkan ke clock

Kondisi 1

Kondisi 2

kondisi 3

kondisi 4

4. Prinsip Kerja Rangkaian [Kembali]

T Flip-flop dibuat menggunakan flip-flop J-K yang kedua inputannya (J dan K) digabungkan menjadi satu sehingga hanya ada satu jalan masuk.Keluaran flip-flop ini akan selalu toogle atau selalu berlawanan dengan kondisi sebelumnya. Kalau keadaan keluaran flip-flop 0, maka setelah adanya sinyal pemicu keadaan-berikut menjadi 1 dan bila keadaannya 1, maka setelah adanya pemicuan keadaannya berubah menjadi 0. 

Pada rangkaian ini digunakan IC 74LS112. Terdapat 4 kaki inputaan yaitu R (reset) dihubungkan ke B0, kaki S (set ) dihubungkan ke B1, kaki J-K juga dihubungkan bersamaan ke VCC, clk dihubungkan ke B2. Pada Rangkaian ini kaki R dan S bersifat aktif low ini berarti akan aktif jika berlogika 0 yakni dengan dihubungkan ke Ground. 

Prinsip kerja dari T flip flop hampir sama dengan J-K flip flop. Namun yang membedakannya adalah pada T flip flop kondisi variasinya hanya terdiri dari 2 kondisi. Inputannya berasal dari input J dan K namun kedua input tersebut disatukan, sehingga J-Knya selalu bernilai sama. Pada rangkaian  Inputan yang diberikan pada kaki  Set , Reset, T dan Clock akan mempengaruhi hasil output rangkaian. Langkah selanjutnya setelah menentukan sifat rangkaian low aktif atau hih aktif adalah memperhatikan inputan kaki Set dan Reset. Ketika Inputan Set aktif akan menjadikan  output Q menyala atau berlogika 1 dan Q' berlogika 0 dan Input Reset aktif akan membuat Inputan Q menjadi 0 dan Q' menjadi 1 dan ketika Set dan Reset aktif maka output Q dan Q' akan berlogika 1.Namun jika kondisi Set dan Reset tidak Aktif maka yang akan mempengarui Input adalah inputan dari T, yang mana Clock harus dalam keadaan Aktif low atau berlogika 1(switch dari 0 dan 1).

Percobaan dengan variasi kondisi :

Dimana T=clk(B2)

*R=0 S=1 T=don't care. Output yang dihasilkan adalah Q=0 dan Q'=1. 

*R=1 S=0 T=Dont care. Output yang dihasilkan adalah Q=1 dan Q'=0. 

*R=0 S=0 T=Don't care. Output yang dihasilkan adalah Q=1 dan Q'=1. (Kondisi Terlarang)

*R=1 S=1 T=Clock 

Pada kondisi variasi 1 pin dari kaki Reset aktif karena berlogika nol yang menyebabkan menyebabkan Ouput Q=0 dan Q'=1. Pada kondisi variasi 2 pin dari kaki Set aktif karena berlogika nol dan akan menyebabkan Ouput Q=1 dan Q'= 1. Pada kondisi variasi 3 pin kaki Set dan Reset aktif karena berlogika nol dan akan menyebabkan Ouput Q=1 dan Q'= 1. Pada kondisi variasi 4 yang mana clk dalam kondisi aktif low maka untuk output yang dihasilkan bersifat toggle Q dan Q' aktif bergantian dalam waktu yang singkat. Akan dilakukan berulang kali clock, yakni merubah dari 0 ke 1 dan 1 ke 0 sehingga nantinya output akan berlawanan dari output kondisi sebelumnya. 

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

Berdasarkan simulasi  proteus 

1. Analisa apa yang terjadi saat B2 dan input J dan K dihubungkan ke clock. Gambarkan timing diagramnya !

Pada rangkaian T Flip Flop di modul percobaan. 

Kondisi 1

Saat kaki S=0 kaki R=1 sesuai pada modul, maka output Q=1 dan output Q'=0. Rangkaian bersifat aktif low. Saat ditinjau dari kaki S dengan inputnya 0. Maka kaki S aktif, sehingga outputnya adalah kebalik dari inputnya yakni 1. 

Kondisi 2

Saat kaki J dan K = clock, B2= clock. Kaki S = 1 kaki R=0, maka output Q=0 dan Q'=1. Rangkaian bersifat aktif low, maka output Q=0 dan Q'=1. Rangkaian bersifat aktif low. Pertama kita tinjau dari kaki RS nya dulu. Pada kondisi ini kaki Rnya yang aktif. Maka output kaki R adalah kebalikan dari inputnya 0, yakni Q'=1.

Kesimpulan :

• Jika salah satu kaki R atau S aktif maka output akan dipengaruhi oleh kaki R atau S. Sehingga logika atau input dari Tnya akan diabaikan. 

Kondisi 3

Saat kaki J=K= clock, B2=clock, kaki S dan R tidak aktif yakni sama berinput 1. Maka output yang dihasilkan adalah Q=0 dan Q'=1. Dikatakan bahwa rangkaian ini dalam kondisi aktif karena input pada kaki J=clock. Tetapi kaki J mendapat pengaruh dari clknya yang bersifat aktif low. Sedangkan output pada rangkaian tidak ada yang berinput 0. Sehingga rangkaian ini tidak aktif . Oleh karena itu outputnya adalah Q=0 dan Q'=1

Kondisi 4

Saat kaki J=K=clock, B2=clock, kaki S dan R aktif yakni sama berinput 0. Maka output yang dihasilkan Q=1 dan Q=1. Karena peninjauan pertama pada kaki S dan R memenuhi syarat aktif low. 

Timing Diagram :

7. Link Download [Kembali]

a. HTML klik 

b. Rangkaian klik

c. Video klik

d. Datasheet 74LS112 klik

e. Datasheet Logicprobe klik

f. Datasheet SW-SPDT klik

TP1 J K- Flip Flop dan D-Flip Flop

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Video Simulasi

4. Prinsip Kerja Rangkaian

5. Link Download

1. Kondisi [Kembali]

Percobaan 1 Kondisi 7

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=1, B1=1, B2=1, B3=clock, B4=1, B5=tidak dihubungkan, B6=tidak dihubungkan

2. Gambar Rangkaian Simulasi [Kembali]

    Sebelum simulasi

Sesudah simulasi

3. Video Simulasi [Kembali]

4. Prinsip Kerja Rangkain [Kembali]

Gambar rangkaian di atas merupakan gambar rangkaian J-K Flip Flop dan D Flip Flop dengan ketentuan B0=1, B1=1, B2=1, B3=clock, B4=1, B5=tidak dihubungkan, B6=tidak dihubungkan. Flip flop merupakan rangkaian elektronika yang memiliki dua kondisi stabil dan dapat digunakan untuk menyimpan informasi. 

J K-Flip Flop

J-K Flip-flop merupakan flipflop yang tidak memiliki kondisi terlarang atau yanng berarti diberi berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluaran atau outputnya.

Pada bagian JK flip-flop, arus mengalir dari vcc ke setiap switch SPDT yaitu B1,B2,B4,dan B0. untuk kaki R (reset) dihubungkan ke B0 dengan input berlogika 1. Untuk kaki S (set) dihubungkan  ke B1 dengan logika 1. Untuk kaki J dihubungkan ke B2 logika 1. Sedangkan B3 menuju kaki CLK dengan kondisi clock. Hal pertama yang harus diperhatikan dalam simulasi rangkaian ini adalah sifat dari clknya, apakah bersifat aktif high atau aktif low. Karena pada rangkaian ini ClK terlihat dari not yang terdapat pada icnya, menandakan bahwa clk bersifat aktif low, maka rangkaian ini akan aktif jika inputan bernilai 0. 

Selanjutnya yang diperhatikan adalah kaki set dan resetnya. Pada kaki set dan riset nilai inputnya adalah 1. Hal ini tidak memenuhi ketentuan aktif low,sehingga dapat dikatakan kaki S(set) dan R(reset) tidak aktif. Berikutnya dapat ditinjau dari kaki J dan K, kedua kaki ini juga tidak aktif karena berlogika 1, sedangkan syarat rangkaian aktif berdasarkan clknya tadi adalah berinput 0. Maka output yang dihasilkan akan mengikuti kondisi yang diberikan kepada B3 kaki CLK yakni berada pada kondisi clock yang menyebabkan output toggle. Sehingga outputnya Q dan Q' akan berlawanan dan bergantian. Ketika Q = 1 maka Q'=0 begitu pula sebaliknya bergantian dalam beberapa waktu singkat.

Jika dilakukan variasi pada switch B1 yakni diberi input berlogika 0, maka kaki set aktif yang menyebabkan output pada Q menjadi 1 dan output pada Q' adalah kebalikan dari Q yakni 0. Jika kaki reset dan setnya diaktifkan secara berama, maka output yang dihasilkan pada Q=Q'=1. Namun jika kaki set dan resetnya tidak aktif, maka untuk outputnya akan mengikuti tabel kebenaran dengan berpatokan pada kaki J dan K. Jika input j=0 k=0 maka output yang dihasilkan tidak akan berubah dari kondisi sebelumnya. Jika j=0 k=1 maka Q=0 Q'=1. Jika j=1 k=0 maka Q=1 Q'=0. Jika j=1 k=1 ini bukan kondisi terlarang, ini adalah kondisi yang sesuai dengan percobaan 1 kondisi 7 yakni output yangdihasilkan bersifat toggle. 

D-Flip Flop

D Flip-flop merupakan salah satu jenis flip-flop yang dibangun dengan menggunakan flip-flop R-S. Perbedaannya pada D Flip-flop inputan R terlebih dahulu diberi gerbang NOT.

Pada bagian D flip-flop, arus mengalir dari power ke B1 dan ke kaki set. Arus mengalir ke B0 dan ke kaki R. Pada bagian D dan CLK tidak berlogika 1 maupun 0 karena tidak dihubungkan sesuai kondisi maka tidak ada pengaruh ke output.

Hal pertama yang diperhatikan adalah sifat dari CLKnya, diketahui bahwa clk bersifat active low. Rangkaian ini akan aktif jika berada pada kondisi low, dimana inputnya bernilai 0. Disini yang paling diperhitungkan sekali adalah kondis S dan R nya, namun kaki set dan reset berlogika 1. Dapat dikatakan tidak ada bagian yang aktif. Sehingga output dari D-flip flop ini mengikuti konsep atau aturan standarnya. Dimana kaki set akan aktif saat berlogika 0 dan kaki reset akan aktif saat berlogika 1. Sedangkan ditemukan bahwa rangkaian ini dalam kondisi tidak aktif, sehingga masukan yang terjadi adalah kaki set=1 dan kaki reset=0. Sehingga outputnya Q=0 dan Q'=1. 

Jika divariasikan input pada kaki set dan reset seperti JK flip-flop, maka output yang dihasilkan akan sama dengan yang didapat pada J K-flip flop.

5. Link Download [Kembali]

HTML di sini

Rangkaian di sini

Video di sini

Data sheet 74LS112 di sini

Datasheet 7474 di sini

Datasheet LogicProbe di sini

Datasheet SW-SPDT di sini