Percobaan 1 Kondisi 7
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=1, B1=1, B2=1, B3=clock, B4=1, B5=tidak dihubungkan, B6=tidak dihubungkan
2. Gambar Rangkaian Simulasi [Kembali]
Sebelum simulasi
3. Video Simulasi [Kembali]
4. Prinsip Kerja Rangkain
[Kembali]
Gambar rangkaian di atas merupakan gambar rangkaian J-K Flip Flop dan D Flip Flop dengan ketentuan B0=1, B1=1, B2=1, B3=clock, B4=1, B5=tidak dihubungkan, B6=tidak dihubungkan. Flip flop merupakan rangkaian elektronika yang memiliki dua kondisi stabil dan dapat digunakan untuk menyimpan informasi.
J K-Flip Flop
J-K Flip-flop merupakan flipflop yang tidak memiliki kondisi terlarang atau yanng berarti diberi berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluaran atau outputnya.
Pada bagian JK flip-flop, arus mengalir dari vcc ke setiap switch SPDT yaitu B1,B2,B4,dan B0. untuk kaki R (reset) dihubungkan ke B0 dengan input berlogika 1. Untuk kaki S (set) dihubungkan ke B1 dengan logika 1. Untuk kaki J dihubungkan ke B2 logika 1. Sedangkan B3 menuju kaki CLK dengan kondisi clock. Hal pertama yang harus diperhatikan dalam simulasi rangkaian ini adalah sifat dari clknya, apakah bersifat aktif high atau aktif low. Karena pada rangkaian ini ClK terlihat dari not yang terdapat pada icnya, menandakan bahwa clk bersifat aktif low, maka rangkaian ini akan aktif jika inputan bernilai 0.
Selanjutnya yang diperhatikan adalah kaki set dan resetnya. Pada kaki set dan riset nilai inputnya adalah 1. Hal ini tidak memenuhi ketentuan aktif low,sehingga dapat dikatakan kaki S(set) dan R(reset) tidak aktif. Berikutnya dapat ditinjau dari kaki J dan K, kedua kaki ini juga tidak aktif karena berlogika 1, sedangkan syarat rangkaian aktif berdasarkan clknya tadi adalah berinput 0. Maka output yang dihasilkan akan mengikuti kondisi yang diberikan kepada B3 kaki CLK yakni berada pada kondisi clock yang menyebabkan output toggle. Sehingga outputnya Q dan Q' akan berlawanan dan bergantian. Ketika Q = 1 maka Q'=0 begitu pula sebaliknya bergantian dalam beberapa waktu singkat.
Jika dilakukan variasi pada switch B1 yakni diberi input berlogika 0, maka kaki set aktif yang menyebabkan output pada Q menjadi 1 dan output pada Q' adalah kebalikan dari Q yakni 0. Jika kaki reset dan setnya diaktifkan secara berama, maka output yang dihasilkan pada Q=Q'=1. Namun jika kaki set dan resetnya tidak aktif, maka untuk outputnya akan mengikuti tabel kebenaran dengan berpatokan pada kaki J dan K. Jika input j=0 k=0 maka output yang dihasilkan tidak akan berubah dari kondisi sebelumnya. Jika j=0 k=1 maka Q=0 Q'=1. Jika j=1 k=0 maka Q=1 Q'=0. Jika j=1 k=1 ini bukan kondisi terlarang, ini adalah kondisi yang sesuai dengan percobaan 1 kondisi 7 yakni output yangdihasilkan bersifat toggle.
D-Flip Flop
D Flip-flop merupakan salah satu jenis flip-flop yang dibangun dengan menggunakan flip-flop R-S. Perbedaannya pada D Flip-flop inputan R terlebih dahulu diberi gerbang NOT.
Pada bagian D flip-flop, arus mengalir dari power ke B1 dan ke kaki set. Arus mengalir ke B0 dan ke kaki R. Pada bagian D dan CLK tidak berlogika 1 maupun 0 karena tidak dihubungkan sesuai kondisi maka tidak ada pengaruh ke output.
Hal pertama yang diperhatikan adalah sifat dari CLKnya, diketahui bahwa clk bersifat active low. Rangkaian ini akan aktif jika berada pada kondisi low, dimana inputnya bernilai 0. Disini yang paling diperhitungkan sekali adalah kondis S dan R nya, namun kaki set dan reset berlogika 1. Dapat dikatakan tidak ada bagian yang aktif. Sehingga output dari D-flip flop ini mengikuti konsep atau aturan standarnya. Dimana kaki set akan aktif saat berlogika 0 dan kaki reset akan aktif saat berlogika 1. Sedangkan ditemukan bahwa rangkaian ini dalam kondisi tidak aktif, sehingga masukan yang terjadi adalah kaki set=1 dan kaki reset=0. Sehingga outputnya Q=0 dan Q'=1.
Jika divariasikan input pada kaki set dan reset seperti JK flip-flop, maka output yang dihasilkan akan sama dengan yang didapat pada J K-flip flop.
5. Link Download [Kembali]
HTML di sini
Rangkaian di sini
Video di sini
Data sheet 74LS112 di sini
Datasheet 7474 di sini
Datasheet LogicProbe di sini
Datasheet SW-SPDT di sini
Tidak ada komentar:
Posting Komentar